2024 年以來，以 NVIDIA H200/B200 和 AMD MI300X 為代表的 AI 加速器芯片持續供不應求，背后的核心瓶頸之一正是先進封裝產能 ——CoWoS 月產能從 2023 年的不足 2 萬片飆升至 2025 年的預計 6-7 萬片。在這場擴產競賽里，薄膜厚度測量作為工藝控制的一環，正面對壓力。

目錄

AI 芯片需求如何改變了先進封裝行業

HBM 堆疊中的膜厚控制：精度就是帶寬

CoWoS 封裝中的膜厚測量需求

產能與精度：大規模量產中的平衡之道

自動化測量方案：從離線抽檢到在線全檢

光譜反射法在 AI 芯片封裝中的適配性

未來展望：下一代 AI 封裝對膜厚測量的新要求

1. 引言：AI 芯片需求如何改變了先進封裝行業

AI 大模型訓練的算力需求每 3-4 個月翻一番，遠超摩爾定律的演進速度。為了滿足這種需求，AI 芯片設計者選擇了兩條路徑并行：一是持續提升單芯片的計算密度，二是通過先進封裝將計算芯片（GPU/ASIC）與高帶寬內存（HBM）緊密集成。

以 NVIDIA B200 為例，它通過臺積電 CoWoS-L 封裝技術將 2 顆 Blackwell GPU 與 8 顆 HBM3e 內存集成在同一個中介層上，總晶體管數量達到 2080 億個，封裝面積超過 3000 mm2。如此規模和復雜度的封裝結構，對每一層薄膜的厚度控制都提出了苛刻的要求。

本文聚焦 AI 芯片封裝（HBM + CoWoS）中的膜厚測量挑戰，從工藝需求、產能瓶頸、自動化方案三個維度展開分析。

2. HBM 堆疊中的膜厚控制：精度就是帶寬

2.1 HBM 的堆疊結構與膜厚敏感點

HBM 的核心是將多層 DRAM 芯片垂直堆疊，通過 TSV 和微凸點實現層間互連。從 HBM2e（4-8 層堆疊）到 HBM3e（8-12 層堆疊），再到規劃中的 HBM4（12-16 層堆疊），每一代的堆疊高度都在增加，但總封裝高度受限于散熱和翹曲控制，不能無限制增長。

這意味著每一層的厚度必須被壓縮到極限。以 12 層 HBM3e 為例，單層（含芯片厚度、微凸點高度、底部填充層）的厚度預算約為 55-60 μm，其中：

微凸點高度：典型目標值 15-25 μm，允許偏差 ±1 μm

底部填充（Underfill）厚度：填充于芯片間隙中，典型間隙 10-20 μm

PI 介電層：在 HBM 邏輯接口 die 上的 RDL 介電層，厚度 2-5 μm

任何一個環節的厚度偏差，都可能導致整個堆疊超差，引發翹曲、散熱不均或互連失效。

2.2 微凸點高度測量：HBM 最關鍵的計量挑戰

微凸點高度直接決定了上下層 DRAM 芯片之間的互連質量。凸點高度不足會導致開路，凸點過高則可能導致橋接短路。HBM3e 中的微凸點間距已縮小到 40 μm 量級，單個凸點直徑僅 20-25 μm。

微凸點高度測量的核心難點：

必須在單個凸點上完成：光斑必須小于凸點直徑

底部填充前后的對比測量：回流焊和底部填充工藝后，凸點高度可能變化 0.5-2 μm

陣列均勻性評估：一個 HBM 堆疊包含數千個微凸點

光學反射法膜厚儀（配置顯微物鏡和自動載物臺）在這一場景中可以實現 10 μm 級光斑精確定位到單個微凸點、對凸點陣列進行高密度 Mapping（如每 die 取 49 點或 81 點）、同時測量凸點上 UBM 的膜厚和凸點高度。

2.3 TSV 膜厚對 HBM 信號完整性的影響

TSV 的側壁介質層厚度不僅關系到電氣隔離，還影響寄生電容和信號延遲。在 HBM 中，TSV 的信號傳輸速率可達 6.4 Gbps（HBM3）至 9.2 Gbps（HBM3e），對寄生參數極為敏感。

側壁 SiO?介質層每增加 10 nm，TSV 的單位長度電容增加約 0.5-1 fF/μm。在典型的 50 μm 深 TSV 中，10 nm 的厚度偏差會累積產生約 25-50 fF 的額外電容，對高速信號的眼圖張開度產生可測量的影響。

3. CoWoS 封裝中的膜厚測量需求

3.1 CoWoS 工藝架構與膜厚控制節點

CoWoS 是 AI 芯片最主流的中介層封裝方案。其工藝流程中的關鍵膜厚控制節點包括：

硅中介層（Si Interposer）制備階段：

TSV 側壁 SiO?介質層：200-500 nm，需要從晶圓面內均勻性評估

正面 RDL 介電層（PI/PBO）：3-8 μm，多層疊加

背面 RDL 介電層：同正面要求

UBM 層（Ti/Cu）：用于 C4 bump，Ti 層 50-100 nm，Cu 層 200-500 nm

芯片鍵合（Chip-on-Wafer）階段：

微凸點高度：20-30 μm（C4 bump）或 10-20 μm（micro-bump）

底部填充間隙：15-30 μm（C4）或 10-15 μm（micro-bump）

3.2 RDL 介電層：多層疊加中的累積誤差控制

CoWoS 中介層上的 RDL 通常有 3-5 層，每層包含 PI 介電層和 Cu 走線。各層 PI 厚度的目標值通常在 3-5 μm，但各層之間的厚度偏差會在垂直方向上累積。

假設一個 5 層 RDL 結構，每層 PI 目標厚度 4 μm，工藝能力為 ±5%（即 ±0.2 μm）：

較好情況：總厚度 20 μm，累積偏差可控制在 ±0.45 μm 以內

最差情況：所有層的偏差同向，總偏差可達 ±1 μm

這種累積偏差會直接影響后續 C4 bump 鍵合的共面性。因此，在每層 RDL 工藝后進行膜厚 Mapping 是必要的工藝控制手段。

3.3 中介層翹曲與膜厚均勻性的關聯

CoWoS 中介層的尺寸已從早期的 1X 光罩尺寸（約 650 mm2）發展到 3X 光罩尺寸（約 2500 mm2），翹曲控制難度急劇增加。中介層翹曲的來源之一是各薄膜層的應力累積，而應力又與膜厚直接相關。

通過全晶圓膜厚 Mapping，可以在工藝開發階段建立膜厚分布與翹曲量的關聯模型，從而優化沉積工藝參數，實現更優的翹曲控制。

4. 產能與精度：大規模量產中的平衡之道

4.1 AI 芯片封裝的產能挑戰

2024-2025 年，臺積電 CoWoS 產能在一年內增長了約 3 倍。這種增速對膜厚測量帶來的直接挑戰是：

測量通量需求激增：每片晶圓的測量點數不能減少，但晶圓量翻了數倍

機臺利用率的極限：膜厚儀需要 7×24 小時連續運行

數據管理的復雜度：月產數萬片晶圓意味著 TB 級別的測量數據需要存儲、分析和追溯

4.2 如何在不犧牲精度的前提下提升測量速度

硬件層面：

采用高靈敏度光譜儀，縮短單點積分時間至 20-50 ms

使用高速自動載物臺，點位間移動時間控制在 100-200 ms

配置多通道光譜儀，支持并行測量

測量策略層面：

分層抽樣策略（關鍵區域高密度 Mapping，非關鍵區域稀疏采樣）

動態采樣（根據實時 SPC 結果自動調整后續晶圓的采樣密度）

數據分析層面：

實時 SPC 報警（膜厚超出控制立即觸發）

趨勢預測（基于歷史數據預測工藝漂移）

與 FDC（故障檢測與分類）系統聯動

4.3 產線膜厚測量通量的典型計算

假設一條 CoWoS 產線月產 3 萬片晶圓，每片晶圓的 RDL 介電層膜厚 Mapping 需要測量 121 點（11×11 矩陣）：

月測量總點數：30,000×121 = 363 萬點

按每月有效生產時間 600 小時，每小時需測量 6050 點

即每秒需測量約 1.7 點，單點周期需控制在 600 ms 以內

一臺單點周期在 300-500 ms 的光譜反射法膜厚儀（含移動時間），可以滿足單條產線的需求。

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高靈敏度光譜儀 + 高速自動載物臺，單點周期 300-500 ms，滿足大規模量產通量需求

5. 自動化測量方案：從離線抽檢到在線全檢

5.1 自動化需求的層次

5.2 圖案識別在自動化中的角色

先進封裝晶圓上的測量點位通常以 die 為單位重復排列。圖案識別功能可以自動識別晶圓上的對準標記建立坐標系統、根據預設的測量模板自動導航到每個 die 的相同位置進行測量、補償晶圓平移旋轉和縮放偏差。

對于包含數百個 die 的 12 英寸晶圓，圖案識別可以將測量前的對準和定位時間從數分鐘縮短到數十秒。

5.3 自動化方案帶來的質量提升

自動化測量不僅提升效率，還顯著改善了測量數據的一致性和可追溯性：

消除操作人員差異：手動對焦和定位差異可引入 ±1-2 μm 的位置偏差

完整的測量記錄：每片晶圓的每個測量點的光譜數據完整保存

實時工藝反饋：測量數據實時進入 SPC 系統，工藝異常可在分鐘級內被檢測到

6. 光譜反射法在 AI 芯片封裝中的適配性

6.1 技術優勢

在 AI 芯片封裝的大規模量產場景中，光譜反射法膜厚儀的價值點進一步凸顯：

速度優勢：50-200 ms 的單點測量時間，是大規模產線通量需求的最佳匹配

小光斑能力：5-10 μm 光斑滿足微凸點和細間距 RDL 的測量需求

非破壞性：晶圓級測量無需切片制樣

多層膜能力：一次性輸出多層透明膜的厚度和 n/k 值

成熟度：數十年技術積累，算法穩定，產線驗證充分

6.2 與替代技術的互補關系

7. 未來展望：下一代 AI 封裝對膜厚測量的新要求

7.1 HBM4 與混合鍵合

HBM4 預計將采用混合鍵合（Hybrid Bonding）技術替代微凸點互連，Cu-Cu 直接鍵合的間距將縮小到 1-5 μm。這將對膜厚測量提出更高要求：

鍵合界面的介質層（SiO?/SiCN）厚度需要控制在 50-200 nm，精度要求 ±2 nm

Cu 焊盤的凹陷（dishing）深度需控制在 < 5 nm

測量光斑需縮小到 1-3 μm 級別

7.2 玻璃基板與 CPO

玻璃基板（Glass Core Substrate）和共封裝光學（CPO）是 AI 芯片封裝的另外兩個重要趨勢：

玻璃基板上的波導層和包層厚度需要亞微米精度控制

CPO 中的光學耦合結構對膜厚極為敏感

7.3 AI 驅動的智能測量

膜厚測量本身也在被 AI 技術改變：

機器學習輔助的光譜擬合：訓練模型直接從光譜預測膜厚

異常檢測：基于歷史數據訓練的模型自動識別異常光譜或異常厚度值

預測性維護：分析設備運行數據預測故障和校準需求

AI 芯片封裝的需求爆發正在深刻改變膜厚測量行業。從 HBM 堆疊的微凸點高度控制，到 CoWoS 中介層的多層 RDL 厚度管理，再到大規模量產中的通量與精度平衡 ——膜厚測量已經從輔助工具，升級為核心工藝控制手段。

對于封測廠和設備工程師來說，選擇具備小光斑微區測量能力、快速 Mapping 通量、自動化集成接口的光譜反射法膜厚儀，是應對當前和未來 AI 封裝挑戰的基礎技術決策。

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